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Aspect comportemental d’une SPLL software

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La boucle à verrouillage de phase appelée communément PLL (phase locked loop), est parmi les circuits électroniques les plus répandus. Présente dans la majorité des appareils électroniques allant des téléviseurs aux téléphones portables, elle possède une large gamme d’applications comprenant la synthèse de fréquence, la récupération d’horloge, la restitution de porteuse, la synchronisation du signal, la modulation-démodulation angulaire, le contrôle de vitesse des moteurs, etc.
Plusieurs types de PLLs existent sur le marché sous forme intégrée, PLLs analogiques ou linéaires (LPLL), PLLs semi-numériques (DPLL), et PLLs numériques (ADPLL). Outre le type DPLL le plus répandu, l’existence actuelle de DSP rapides a ouvert grandement le champ au type récent de PLL software (SPLL).
Le livre couvre la conception, l’étude et la comparaison des deux types, DPLL et SPLL. Ainsi dans un premier chapitre, une conception assistée par Pspice est menée afin d’aboutir à une DPLL optimisée dans son comportement statique et dynamique.
La DPLL contient un détecteur fréquence-phase (DFP) considéré être parmi les détecteurs les plus élaborés qui une fois associé au filtre de boucle, constitue une pompe de charge assurant des plages de fonctionnement étendues sinon infinies.
La partie relevant de l’oscillateur contrôlé par tension est traitée de façon détaillée, aboutissant à la linéarisation de sa caractéristique tension-fréquence sur plus d’une décade.
Les constantes de temps du filtre de boucle sont prises optimales assurant une rapidité accrue à la DPLL.
Un deuxième chapitre est réservé à la conception de la SPLL, il lui est confié l’aspect de la DPLL à partir d’algorithmes réalisant les trois fonctions fondamentales, du DFP non linéaire, du filtre de boucle optimal, et du VCO à caractéristique tension-fréquence quasi-linéaire.
L’algorithme SPLL est implémenté sur un DSP à virgule flottante de 32 bits, via un simulateur du C6713 de Texas instruments. L’essentiel du programme est partagé entre l’acquisition du signal d’entrée à l’aide de deux routines d’interruptions hardwares externes, le traitement SPLL, et la représentation graphique des résultats sur Matlab basée sur une liaison d’échange de données en temps réel, RTDX .
Pour des échelons fréquentiels appliqués aux entrées de la DPLL et la SPLL, des réponses de leurs filtres pratiquement identiques y sont observées avec des écarts relatifs n’excédant pas 0.78%. 
L’optimisation du code en C a permis un traitement SPLL en temps réel sous 100kHz d’entrée seulement. La traduction du traitement SPLL en langage assembleur linéaire, a permis d’élargir le champ d’entrée traitée à la fréquence double de 200kHz. Cependant, le recours à l’assembleur pur et optimisé manuellement pour les deux routines d’interruption hardware du traitement SPLL a permis quant à lui, d’atteindre la fréquence de 600kHz.
Dans un troisième chapitre, une application dans les communications reposant sur la démodulation FSK et MSK par PLL, a été l’objet d’étude comparative entre DPLL et SPLL. Les cas de démodulation en dehors et en présence de bruit ont été considérés. Pour les mêmes fichiers d’entrée, tous les résultats obtenus sans bruit concordent entre DPLL et SPLL, y compris leurs temps de réponse. L’effet d’une gigue de phase, apporte lui aussi un même aspect parasité au signal démodulé par DPLL ou SPLL, où seules les composantes spectrales situées à l’intérieure de la bande équivalente de bruit contribuent dans le bruit superposé au signal démodulé. L’effet de bruit AWGN quant à lui, n’a été testé que sur la DPLL vu que la SPLL traite les fichiers de données renfermant les instants d’occurrence des transitions du signal FSK par voie d’interruption. Tant que le signal FSK n’est pas noyé dans le bruit, le résultat de sa démodulation par DPLL est concluant. S’il est noyé dans le bruit, il est plus ou moins difficile de le détecter sauf si un pré-filtre soulage la DPLL et limite le bruit, en laissant des fenêtres ouvertes exploitables dans son diagramme en œil.
En plus d’un texte explicatif pédagogique, tous les chapitres contiennent des expressions mathématiques démontrées et des figures d’illustration abondantes. Les conceptions et les différentes mesures sont faites par le biais d’outils de renommée tels que, Pspice d’Orcad, CCS de Texas Instruments, et Matlab.
Mots clès : PLL semi-numérique (DPLL), PLL software (SPLL), Plages de fonctionnement, CAO par Pspice, Implémentation sur DSP C6713, Profilage CCS, Optimisation en exécution à temps réel, Démodulation FSK par PLL, Bruit AWGN, Gigue de phase, Diagramme en œil.